2008年4月16日、シンプリシティは、IPをシステムレベルからFPGAにインプリメントする新ツール「System Designer」のリリースを発表した。

プレスリリース：http://www.synplicity.com/corporate/pressreleases/2008/SYB-0030.html（英文）

「System Designer」は、各社から提供されているIP-XACT準拠のIPをFPGAにインプリメントするためのツールで、ベンダを問わずActel、Altera、Lattice、Xilinxなど様々なFPGAをターゲットに、システムレベルからのIPインプリメントを実現。IP-XACT仕様で記述されたIPを入力とし、論理合成可能なRTL記述と「Synplify」向けのプロジェクトファイルを自動合成できる。

「System Designer」は、IPのインプリメントを容易化すると同時にIPの流通を促進するという側面も備えており、シンプリシティの推進する「ReadyIP Program」のキーコンポーネントとして、IPを購入する前のユーザー評価をサポート。「ReadyIP Initiative」に参加しているサードパーティ製のIP（ARM、CAST、Gaisler Research、Tensilicaなど）であれば、その評価モデルをダウンロードし様々なオプションの評価やターゲットFPGAのトレードオフを実現できる。

尚、「System Designer」は既にリリースされており、Synplify/Certifyの付属ツールとして同製品のユーザーに無償提供される。

※シンプリシティ株式会社
※記事提供：EDA Express

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