【ケイデンス DA SHOW/CDNLive!】NECエレ、次世代V850の設計に論理合成ツール「RTL Compiler」を使用〜処理時間の大幅削減により余った時間で品質UP

2007年7月12日、13日の2日間、東京、元赤坂の明治記念館で開催された「Cadence DA SHOW/CDNLive! Japan 2007」のイベントレポート。
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ここのところ、ローパワー関連やDFM関連の話題が注目を集めるインプリメンテーションフローにおいて、「論理合成からのフロー見直し」という、ある種新鮮な切り口の発表を行ったのは、NECエレクトロニクスの水野氏（マイクロコンピュータ事業本部、第一マイコン事業部）。「次世代V850プロセッサ製品へのRC-SoCEの導入事例」と題されたセッションがイベント初日の午後に行われた。

水野氏の発表によると、これまでNECエレクトロニクスでは、フロントエンド設計にシノプシスの「Design Compiler」と「Physical Compiler」、バックエンド設計にケイデンスの「N2N」と「SoC Encounter」と工程ごとに異なる2社の製品を使用していたが、フロントエンドでの最適化がバックエンドで活きてこないという状況を受け、次世代V850プロセッサの開発を機に、論理合成ツールをケイデンスの「RTL Compiler」に入れ替え、ケイデンス製品による一貫したフローにて製品開発を行った。
※N2N:RTL Compilerに搭載されるネットリスト最適化機能

「RTL Compiler」の採用に当り、既存フローとの比較ベンチマークを行ったところ、「Design Compiler」から「SoC Encounter」とダイレクトに繋いだフローに対して、「RTL Compiler」から「SoC Encounter」に繋いだフローの合成結果は、リーク電流を約20％削減。合成後の差分が少ないため配線性も高く、「MSV機能」によりHVt/LVt2種類のライブラリを用いた合成をワンパスで処理する事ができたという。

また、「RTL Compiler」を用いる事によって扱うツールの種類が減りフローをシンプルにできる上、これまで「Module Compiler」や「Design Ware」に費やしてきた「必ずしも必須ではない」作業を無くす事ができるため、品質アップに対する設計者のモチベーションも向上。実際に今回のデザインでは、日中修正したデザインを夜ツールに入力し翌朝結果を確認するという形で、実際の処理時間は12時間程度で済んだという話だった。

その他に水野氏は、「RTL Compiler」のオススメ機能として、RTLレベルで回路パフォーマンスを予測する「predict_qos」機能とパス制約に対応した柔軟なタイミング調整を実現する「path_adjust」機能を紹介。「predict_qos」機能については、「これだけでもRTL Compilerを使う価値がある」と評し、セッションの最後は、「RTL Compilerによって時間を有効に使う事ができた」という一言で締めた。

※「RTL Compiler」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
※NECエレクトロニクス株式会社
※記事提供：EDA Express