EDSF2007に出展していた、日本シノプシス社のブースレポート。

シノプシスのブースは、統合されたインプリメンテーション環境「IC Compiler」を中心に、サインオフ、テスト設計、検証、DFMなど製品群ごとにツールを展示。例年何かしらの展示会企画を打ち出している同社だが、今年はブース内に「検証ヘルプデスク」を設け、事前にホームページで受け付けていたRTL/システムレベル検証に関する対面相談を行なっていた。

「検証ヘルプデスク」に対する反応を聞いたところ、20件程度の具体的な相談が寄せられ、内容的にはSystemVerilogを用いた検証手法やSystemVerilogの言語教育・トレーニングに関するものが多かったとの事。シノプシスではここ最近のSystemVerilogユーザの増加に対応するため、検証のプロによるVMMベースの検証コンサルティングに力を入れているという話だった。
※VMM：Verification Methodology Manual

一方、「使い方が全く違う」とされながら、とかくSystemVerilogと対比されるSystemCについては、買収したVirtio社の技術をベースとしたバーチャルプロトタイピングツール「Innovator」でサポートする計画があるようで、設計用/検証用の各IPやRTL検証ツールと合わせた包括的なESLソリューションの提供を目指しているとの事。ちなみに、TI社などのヘビーユーザーを中心に、40以上のバーチャル・プラットフォームが「Innovator」で作成され活用されているという。

「DesignCompiler」以降のフローを支える「IC Compiler」については、発売してから約2年が経ち、ツールのエンハンスも進み国内ユーザの間でも定着してきたとの事。当然と言えば当然の話だが、「PrimeTime」など業界標準となっているシノプシスのサインオフツールと「IC Compiler」を用いてコンカレントにフィジカル設計を進めると、タイミングの不一致などによる設計の出戻りは非常に少なくなると言われている。

シノプシスのここ最近の動きやスタッフの話、また、ブースに訪れていた設計者の話などを踏まえると、合成後のインプリメンテーションは一段落といった感じで、ESLソリューション、消費電力考慮のDFTソリューション、イールド解析/SSTA/スタティスティカルRC抽出/TCADなどのDFMソリューションといった、言わば「これからの分野」に向けた同社の強い意気込みが感じられた。

※写真左下は、STARCの西口氏による「STARCAD-CEL」関連の講演風景。かなりの数の立ち見客が集まっていた。

※記事提供：EDA Express

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