VDEC、国内主要大学と高専への研究・教育プログラムでケイデンスの主力ツールを採用
2009年1月19日、ケイデンスは、VDEC（東京大学大規模集積システム設計教育研究センター）が日本国内の主要大学、および高等専門学校でのデジタル設計向け研究・教育プログラムで使用するために、ケイデンスの最先端デジタル設計向けツールを採用したことを発表した。
発表によるとVDECは、ケイデンスの論理合成ツール「Encounter RTL Compiler」とデジタルインプリメント環境「Encoutner Digital Implementation System」を研究・教育プログラムでの使用に採用。すでに採用済みのVirtuosoアナログ設計環境と統合し、セル設計、カスタムIC設計、SoC設計に及ぶ総合的な設計環境を、学生、および研究者に提供する。
発表に寄せられたVDECセンター長の浅田邦博教授のコメントによると、VDECでは既に今回採用したRTL CompilerとEncoutner Digital Implementation Systemを使用して試作チップのテープアウトを完了し、現在65nmの試作チップのプロジェクトが進行中だという。
※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp/
※VDEC：東京大学大規模集積システム設計教育研究センター
http://www.vdec.u-tokyo.ac.jp/
※記事提供：EDA Express
