メンターのHDL設計フロントエンド環境「HDL Designer」がSystemVerilogをサポート

2007年11月13日、メンター・グラフィックスは、同社のHDL設計フロントエンド環境「HDL Designer Series」を拡張しSystemVerilogをサポートした事を発表した。プレスリリース

「HDL Designer Series」は、HDL設計のフロントエンド環境として、HDLコードのコーディング、バージョン管理、解析・デバッグ、レポート生成などを行うことができるツールで、そのコンセプトはHDL設計におけるRTL資産再利用の推進にある。

これまで入力言語としては、Verilog、VHDLおよび混在記述のみに対応していたが、今回新たにSystemVerilogの入力をサポート。メンターは、オブジェクト指向のSystemVerilogをサポートする事で、設計の再利用性を高め生産性を大きく向上できるとしている。

今回の機能拡張内容は以下の通り。

・言語混在と「dialect」のサポート
・アサーションとカバレッジのレポート
・V95互換のポート記述を使ったSV1800コンポーネントをV95 BD/IBDでインスタンス化し構造化された設計を作成する機能
・「dialect」と「top-of-design」の自動検出
・「Where Used」および「Where Bound」レポート
・ブラウザ・オブジェクトの追加: SystemVerilogパッケージ、プログラム・ブロック、・インターフェイス、クラス
・階層ブラウザ: プログラム・ブロック、インターフェイス、クラス・インスタンス
・egpackage、classなど新しいオブジェクトのためのファイル・テンプレート
・クロス・ハイライト機能
・更新されたビューポイント・オプション

※「HDL Designer Series」に関する詳細は、メンター・グラフィックス・ジャパン株式会社までお問い合わせ下さい。
※記事提供：EDA Express