米Virage Logic、65nmデザイン向けIPとメモリテスト・歩留まり解析システムを発表

2007年10月22日、メモリIPの大手、米Virage Logicは、65nm製品における新しい
メモリIPファミリ「SiWare メモリ・コンパイラ」および「SiWareロジック・ライブラリ」と、メモリテスト・歩留まり解析システム「STARメモリシステム」の新バージョンを発表した。

プレスリリース：
http://www.viragelogic.com/render/12_01_00.asp?pageid=110&prid=250
http://www.viragelogic.com/render/12_01_00.asp?pageid=110&prid=249

Virage Logicによると、新たなメモリIPファミリ「SiWare」には、SoC設計者が性能、面積、および統計的歩留まり間のトレードオフを検証しながら、最適なメモリ構成を実現できる「ダッシュボード・コントロール」機能が備えられており、より高速で低電力且つ面積効率の高SoC設計の実現と歩留まりの向上を支援。

もう一方の「STAR(Self-Test and Repair)メモリシステム」の新バージョンには、最先端の設計およびプロセス技術における課題に対応する機能が追加されており、設計の複雑性を最適に管理するためのトレードオフを行うことができるほか、新たなオプション機能「STAR Yield Accelerator（STARイールド･アクセラレータ）」によって、自動テストベクター生成、シリコン解析、故障分離・分類を実現するという。

※新製品に関する詳細は、ビラージロジック株式会社にお問い合わせ下さい。
※記事提供：EDA Express