2007年8月14日、ザイリンクスは、最新の65nmFPGAの新たな検証手法・検証環境の確立に向けた、EDAベンダ大手3社とのコラボレーションを発表した。プレスリリース

発表によるとザイリンクスは、チップの集積度が増大し、益々複雑化する高密度FPGAデザインの検証手法を改善するために、ケイデンス、シノプシス、メンター・グラフィックスの3社と共同して新しい検証ツール、検証メソドロジーの開発に取り組む事を決定。

詳細は明らかにされていないが、従来手法よりもシミュレーションのランタイムを改善し、カバレッジを拡大する新たなソリューションを2008年前半を目処にメジャーリリースする予定だという。

ザイリンクスは、2006年5月に業界初の65nmFPGA「Virtex-5」を市場に投入。「Virtex-5」は、最大330000ロジックセル（約250万ゲート）、1200ユーザ I/O、36Kビット ブロックから成る10MビットのRAM、3.2Mビットの分散RAM、ハード化された多数のIPブロックで構成されており、高集積・ハイパフォーマンスを実現することができるが、当然ながら大規模・複雑化するデザインの検証はFPGA設計フローにおいて大きな負担となりつつある。
現在ザイリンクスは、専用の開発環境ISEと合わせて無償利用可能なメンターのシミュレータ「ModelSim」を提供しているが、ケイデンスやシノプシスも含めた新たなコラボレーションによって、どのような検証ソリューションが提供されるのか期待は大きい。

※ザイリンクス株式会社
※日本ケイデンス・デザイン・システムズ社
※日本シノプシス株式会社
※メンター・グラフィックス・ジャパン株式会社
※記事提供：EDA Express

Verilog‐HDLによるテストベンチ―アサーション検証の効率化のために